正在 PCI SIG 公布 PCIe 6.0 标准终究草案几周后，Cadence 推出了业界首批颠末考证的 IP 封拆之一，使芯片开辟职员可以或许正在他们的设想中实现 PCIe 6.0 撑持并对其停止测试。

该 IP 现已上市，初期利用者可以或许正在 2022 年至 2023 年的芯片中增加对 PCIe 6.0 的撑持。

“初期采取者已起头摸索新的 PCIe 6.0 标准，我们等候看到他们经由过程台积电和 Cadence 手艺获得主动功效，”Cadence 公司副总裁兼 IP 团体总司理 Sanjive Agarwala 正在一份声明中暗示。

Cadence 的 PCIe 6.0 IP 包括一个节制器和一个基于 DSP 的 PHY(物理接口)。该节制器采取大都据包处置架构，正在 x16 设置装备摆设中撑持高达 1024 位宽的数据途径，并撑持 PCIe 6.0 的一切关头特征，比方高达 64 GT/s 的数据传输速度(双向)、四级脉冲幅度调造 (PAM4) 旌旗灯号、低提早前向纠错 (FEC)、FLIT 形式和 L0p 功率状况。

该 IP 专为联发科的 N5 节点设想，可供各类 AI/ML/HPC 加快器、图形处置器、SSD 节制器和其他需求撑持 PCIe 6.0 的高带宽 ASIC 的开辟职员利用。

除 IP 封拆外，Cadence 还供给了利用 N5 实现的 PCIe 6.0 测试芯片，旨正在测试一切数据速度下 PCIe 6.0 实现的旌旗灯号完全性和机能。

该芯片包括一个 PAM4/NRZ 双模发射器，可包管供给 好旌旗灯号完全性、对称性和线性度和低发抖，和一个能够接受 64GT/s 时跨越 35dB 的旌旗灯号毁伤和通道消耗的领受器，以供给庞大的数据规复功用。